1. SylabUZ
2. Faculty of Computer Science, Electrical Engineering and Automatics
3. winter term 2016/2017
4. Computer Science / Embedded Microsystems Engineering - First-cycle studies leading to Engineer's degree
5. Languages for Digital Systems Modelling

Generate PDF for this page

Languages for Digital Systems Modelling - course description

Aim of the course

• zapoznanie studentów ze standardowymi językami opisu sprzętu (HDL)
• zapoznanie studentów z wykorzystaniem języków HDL do modelowania, symulacji i syntezy układów cyfrowych
• ukształtowanie wśród studentów zrozumienia konieczności przeprowadzenia komputerowej weryfikacji (symulacji) projektowanych układów cyfrowych

Prerequisites

Save changes

Układy cyfrowe

Podstawy programowania

Architektura komputerów I i II

Scope

Wprowadzenie: Geneza i przeznaczenie języków opisu sprzętu (HDL). Wprowadzenie do modelowania systemów cyfrowych. Język VHDL. Ogólna organizacja jednostki projektowej. Różne poziomy abstrakcji opisu architektury jednostki projektowej. Podstawowe instrukcje równoległe (instrukcje przypisania wartości sygnałów, bloki, instrukcje równoległego wywoływania procedur i funkcji). Definiowanie procesów z listą czułości. Instrukcje sekwencyjne. Synchronizacja procesów. Architektura jednostki przedstawiona w postaci opisu zachowania (behawioralnego). Architektura jednostki w postaci opisu struktury. Konfiguracje. Pojęcia stałych, zmiennych i sygnałów. Procedury i funkcje. Sposoby modelowania opóźnienia. Atrybuty, atrybuty predefiniowane. Pakiety. Biblioteki. Omówienie typów złożonych (rekordy, pliki). Operacje tekstowe w języku VHDL. Tworzenie modeli testujących (testbench).

Język Verilog. Ogólna organizacja modułu układu. Poziomy abstrakcji opisu modułu. Podstawowe instrukcje równoległe (przypisania ciągłe i proceduralne, wywoływania zadań i funkcji). Konstrukcje always i initial. Instrukcje sekwencyjne. Moduły. Modele układów w postaci opisu struktury. Stałe, sieci i rejestry. Sposoby modelowania opóźnienia. Wykorzystanie logiki wielowartościowej (modelowanie wysokiej impedancji, tworzenie magistral trójstanowych). Modelowanie układów CMOS. Standardowe bramki i bufory. Układy UDP: kombinacyjne i sekwencyjne. Zadania i funkcje. Zadania i funkcje systemowe. Definiowanie własnych zadań i funkcji. Operacje tekstowe w języku Verilog. Wykorzystanie języków HDL do syntezy układów cyfrowych. Modelowanie automatów cyfrowych. Strategie projektowania systemów cyfrowych w języku VHDL. Dzielenie zasobów systemowych. Opóźnienia w symulacji i syntezie. Symulacja z uwzględnieniem rzeczywistych opóźnień (ang. backannotation). Modelowanie systemów sprzętowo-programowych. Podstawy języka SystemVerilog.

Teaching methods

Wykład: wykład konwencjonalny/tradycyjny
Laboratorium: ćwiczenia laboratoryjne z wykorzystaniem sprzętu komputerowego

Learning outcomes and methods of theirs verification

Outcome description	Outcome symbols	Methods of verification	The class form

Assignment conditions

Wykład - warunkiem zaliczenia jest uzyskanie pozytywnych ocen z kolokwiów pisemnych lub ustnych przeprowadzonych co najmniej raz w semestrze

Laboratorium - warunkiem zaliczenia jest uzyskanie pozytywnych ocen ze wszystkich ćwiczeń laboratoryjnych, przewidzianych do realizacji w ramach programu laboratorium, oraz testów sprawdzających wiedzę

Składowe oceny końcowej = wykład: 50% + laboratorium: 50%

Recommended reading

1. Kalisz J. (Ed.): Język VHDL w praktyce, WKŁ, Warszawa, 2002
2. Palnitkar S.: Verilog HDL: A Guide to Digital Design and Synthesis, Prentice Hall, 1996 
3. Hajduk Z.: Wprowadzenie do języka Verilog, Wydawnictwo BTC, Legionowo, 2009. 
4. Zwoliński M.: Projektowanie układów cyfrowych z wykorzystaniem języka VHDL, 2 ed., WKŁ, Warszawa, 2007.

Further reading

1. Bergeron J.: Writing Testbenches using SystemVerilog, Springer, New York, 2006
2. Cohen B.: VHDL Coding Styles and Methodologies, Kluwer Academic Publishers, Second Printing, 1996
3. IEEE Std 1364-2001: IEEE Standard Verilog Hardware Description Language, IEEE, Inc., New York, USA
4. Skahill K.: Język VHDL. Projektowanie programowalnych układów logicznych, WNT, Warszawa, 2001.

Notes

Modified by prof. dr hab. inż. Krzysztof Patan (last modification: 22-09-2016 22:20)